电子设计自动化技术的领导厂商 Mentor Graphics近日发布一份题为《从传统电路检查到先进可靠性验证的较佳实践》的研究报告。中文版的报告全文可在 Mentor Graphics 的官方网站阅读和下载： http://mentorg.com.cn/aboutus/view.php?id=194 。
一、作者介绍
Matthew Hogan 是明导国际 (Mentor Graphics) 的一名 Calibre 营销工程师，拥有超过十五年的设计和现场经验，擅长处理当今先进设计方面的问题。他是电气与电子工程师协会 (IEEE) 的高级会员，也是美国计算机协会 (ACM) 的会员。他获得了皇家墨尔本理工大学 (Royal Melbourne Institute of Technology) 工程学学士学位，同时还获得了玛丽赫斯特大学 （Marylhurst University） 工商管理学硕士学位。他的电子邮箱地址： matthew_hogan@mentor.com 。
二、引言
集成电路可靠性 -- 新兴的竞争因素
可靠性验证正获得越来越多的关注。器件和导体愈加小巧，器件氧化层越来越薄，电源域的数量快速增长。数字内容的显著增加正渗透到汽车、医疗和通信领域对可靠性要求较高的应用中。
集成电路可靠性的技术和市场推动因素
行业内目前正在更仔细地研究集成电路可靠性问题，以确定需要注意的方面并事先了解其对设计余量的影响。美国静电放电协会 (ESD Association) 撰写了一份关于静电放电检查的技术报告[1]，旨在帮助行业做好更充分的准备来处理设计过程中常见的静电放电问题。 Reliability Simulation Council 也在研究其它方法来提高集成电路设计的可靠性。
更换代工厂或改用不同的工艺节点可能有损专门方法的效率。在这些关键时候，一套严格完善的较佳操作方法对于维持生产力和推动力至关重要。
集成电路可靠性检查
本文并不逐一详细解释这些机制。我们将讨论一种普遍的集成电路设计可靠性检查方法，并举例说明这种方法如何应用于 TDDB 和 NBTI。这种检查方法灵活，自动，还能以类似的方式进行其它检查。
三、全文要点与大纲如下：
1.传统方法
添加识别层
2.SPICE 仿真
3.可升级的解决方案的特色
4.桥接观点
实例：TDDB 检查演示
这种 TDDB 检查采用的是 Calibre® PERC™ 可靠性验证工具。图1显示的是电路包含 PMOS 和 NMOS 薄栅氧化层，它们通过直接和非直接连接为电源域 VDD2 和 VSS2 提供电源。非直接连接可能会贯穿另一个晶体管、二极管、电阻器或其它电路元件，成为 设计审核阶段不易察觉的“缺失”路径，特别是当非直接路径贯穿的是设计层级不明显的情况下的其它地方的电路。子电路 (VDD/VSS) 本身的局部电源连接可以在更大规模的设计中看到。还必须对在其它方面已经得到验证的 IP 模块的外部连接进行评估。
验证MOS器件的bulk端的连接性对判断一个电路是否容易受到与电源域相关的可靠性问题的影响非常重要。图2显示的是，一个不当的bulk 端的连接是如何因为bulk电压的上升而让 PMOS 栅易受到 NBTI 的影响的。
运用新技术
我们看到了两种应用方式：自上而下和自下而上。
有了存档、维护和改进可靠性验证方法的集中式自上而下的方法（一般由某个 CAD 或 QA 部门掌握）后，这个部门应当（通过一个公共设计规则平台）在工具中采用新的可靠性检查，并向集成电路设计和验证人员推广配置好的工具。
自下而上的方法通常较初由小的设计小组开始采用这些新工具并结合自身的检查规则来提高他们验证任务的效率和有效性。在他们的成果发布后，会有更多的人需要这项新技术。在某个时间点，CAD 部门会加入进来提供支持，以减轻本地支持负担，并为所有用户提供统一的经验。
四、结论
集成电路的可靠性验证工作并非易事，但它正迅速变成一项至为关键的能力，能否创建出能够提供长期可靠性的成功集成电路产品便在此一举。为了做好这件事，您必须对这项工作给予明确的关注，并采用你认为较有效的工具。
